Flip-flop -- latch

Non so se ho ben capito la differenza tra latch e flip flop.

- il latch è un dispositivo asincrono che viene abilitato da un segnale asincrono di Gate(G).
Quando G=1 il dato viene campionato per tutto il periodo in cui il segnale è alto e resta 'impresso' sull'uscita fino al successivo fronte di clock.

- il flip flop è un segnale sincrono che campiona il dato sul fronte di salita (o discesa )del clock.
Quando ck=1, se il dato è pronto in ingresso questo viene trasferito in uscita e vi resta fino al fronte successivo del clock. Se il dato dovesse essere disponibile subito dopo il fronte di clock questo non sarebbe portato in uscita.

E' giusto?

emily@, 11/12/2007 12:28 PM:

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E' giusto?

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Sì e no. "Flip-flop" è termine generico per indicare un circuito dotato di due stati stabili (per questo chiamato anche "bistabile"), utilizzabile come elemento di memoria da un bit. Un "latch" è un particolare flip-flop comandato dal livello di uno (o più) segnali di controllo (per esempio, quello lei ha descritto è un D-latch); un flip-flop SR, tanto per chiarire, fa anch'esso parte della categoria dei latch, dove i segnali di controllo sono due (Set e Reset). Invece, quello che lei ha chiamato semplicemente "flip-flop", è in realtà un "flip-flop edge-triggered", ossia controllato dal fronte di un segnale di controllo, anziché da un livello.

vorrei sapere quale è la differenza tra un latch D e un latch SR visto che mi stanno venendo dei dubbi.. e se è possibile un loro schema circuitale.. grazie

sounds_good, 11/15/2007 9:10 PM:

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vorrei sapere quale è la differenza tra un latch D e un latch SR visto che mi stanno venendo dei dubbi.. e se è possibile un loro schema circuitale.. grazie

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La differenza sta solo nel modo in cui il dispositivo viene controllato. Un latch SR viene messo in ON ponendo S=1, R=0; viene messo in OFF ponendo S=0, R=1; permane nello stato in cui si trova quando S=R=0. Un latch D ha ancora due ingressi di controllo, ma con funzioni non più così "simmetriche": se G=1, l'uscita Q è una copia (leggermente ritardata) dell'ingresso D, comunque questo commuti; se G=0, l'uscita Q rimane "congelata" al valore che aveva al momento della transizione di G:1->0. Entrambi i dispositivi mantengono memoria di qualcosa: il latch SR mantiene memoria dell'ultimo ingresso cui è stato applicato un 1, il latch D mantiene memoria dell'ultimo valore che aveva l'uscita Q al momento della transizione negativa di G.

Quanto agli schemi circuitali, si veda la figura:
[1] latch SR con ingressi attivi alti, realizzato con NOR;
[2] latch SR con ingressi attivi bassi, realizzato con NAND;
[3] latch D classico;
[4] latch D realizzato con un semplice multiplexer (esercizio: giustificare l'equivalenza col circuito [3]);
[5] latch D realizzato mediante latch SR-NOR;
[6] latch D realizzato mediante latch SR-NAND;
[7] variante del circuito [6] (esercizio: giustificare l'equivalenza).