pappett, 12/9/2007 8:49 PM:
Non penso che sia sbagliato mettere porte sul clock. Se ricordo bene il prof ha lezione ha spiegato che qualora volessimo usare come porte di output flip flop D edge-triggered al posto dei normali flip-flop D lacth, il clock deve entrare negato.... ovvero lavorare sul fonte di discesa. Quindi una negazione di segnale all'ingresso del clock.
Almeno credo di ricordare cosi...
È così, ma la negazione non era su un clock ma sull'AND tra SEL e IOWR in una porta di output. Mai porre porte o invertitori su un clock, salvo casi
veramente eccezionali. La risposta al problema posto originariamente da
acabb l'ha data lo stesso
acabb nel suo ultimo post con figura: l'utilizzatore non fa altro che catturare i dati con lo stesso clock con cui sono stati generati e (salvo differenze abnormi di ritardo relativo tra clock e dati) li utilizzerà con un clock di ritardo.